verilog模块的概念

模块（module）是verilog最基本的概念，是v设计中的基本单元，每个v设计的中都由若干module组成。

1、模块在语言形式上是以关键词module开始，以关键词endmodule结束的一段程序。

2、模块的实际意义是代表硬件电路上的逻辑实体。

3、每个模块都实现特定的功能。

4、模块的描述方式有行为建模和结构建模之分。

5、模块之间是并行运行的。

6、模块是分层的，高层模块通过调用、连接低层模块的实例来实现复杂的功能。

7、各模块连接完成整个系统需要一个顶层模块（top-module）。

无论多么复杂的系统，总能划分成多个小的功能模块。系统的设计可以按照下面三个步骤进行：

（1）把系统划分成模块；

（2）规划各模块的接口；

（3）对模块并连接各模块完成系统设计。

verilog例化：

port_expr //位置关联

.portname (port_expr)//名称关联

定义模块：module design(端口1，端口2，端口3……);

1）引用时，严格按照模块定义的端口顺序来连接，不用标明原模块定义时规定的端口名。

design u_1(u_1的端口1，u_1的端口2，u_1的端口3，u_1的端口……)；//和design对应

2）引用时用”.”符号，标明原模块定义时规定的端口名：

design u_2(.(端口1(u_1的端口1),

.(端口2(u_1的端口2),

.(端口3(u_1的端口3),

……);//建议：在例化的端口映射中采用名字关联，这样，当被调用的模块管脚改变时不易出错。