amd不久前刚刚发布了代号rome(罗马)第二代epyc霄龙处理器，拥有7nm工艺和zen 2架构，而且采用了chiplet小芯片设计，集成最多八个cpu die和一个io die设计非常独特。
根据规划，接下来将有第三代milan(米兰)，7nm+工艺、zen 3架构，再往后是第四代genoa(热那亚)，zen 4架构。
据最新曝料，amd milan内部将集成最多15个die，比现在多出来6个。
其中一个肯定还是io die，但剩下的14个不可能全是cpu，因为八通道ddr4内存的带宽只能支持最多10个cpu die(最多80个核心)，这就意味着最多8个或者10个cpu die。——当然内存通道超过八个的可能性微乎其微。
剩下的6个或4个die会是什么呢？目测极有可能是hbm高带宽显存，通过中介层(interposer)与cpu die直接互连，提供远胜于ddr4内存的高带宽、低延迟，彻底消除瓶颈。
这样的话，milan的配置可能会是10+4+1或者8+6+1。
不过之前有说法称milan仍然是8+1配置，那可能是不同的版本。
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