Verilog

verilog模块的概念 学习心得模块的概念 模块（module）是verilog最基本的概念，是v设计中的基本单元，每个v设计的中都由若干module组成。 1、模块在语言形式上是以关键词mod

~~~ verilog Error updating database. Cause: java.sql.SQLSyntaxErrorException: ORA 01722: 无效数字 The error may involve com.lecar.user.mapper.StationManag ...

一、前言 其实本人学习C++的目的，只是为了体会OOP设计思想，并为利用System Verilog验证复杂设计做准备。如果想要真正做点软件方面项目级的东西，还需要掌握其他高级语言和库、框架等知识。因此该系列博文仅注重语言基础和设计思想。上一篇该系列博文讲述了C++中基本的类封装，这次利用运算符重载 ...

一、前言 初入职场，一直忙着熟悉工作，就没什么时间更新博客。今天受“利奇马”的影响，只好宅在家中，写写技术文章。芯片设计规模日益庞大，编写脚本成了芯片开发人员必要的软技能。模块端口动不动就几十上百个，手动编写代码伤不起。实现verilog模块例化模板的自动生成也算是我自砸饭碗的第一步了O(∩_∩)O ...

SD-Host FIFO模块FIFO结构图：信号描述Verilog 实现fifo.vsync_two_stage》rd_empty.vwr_full.vfifo_mem.vFIFO模块作为整个系统中的数据缓存模块，其设计为异步FIFO连接AHB clock domain 和 SD clock domain。SD卡读出的数据写入FIFO，DMA通过AHB总线的命令从FIFO中搬移数据到目标地址；总线上需要写入SD card的数据通过DMA搬移到FIFO，再通过数据控制模块的控制将FIFO中的数据写入SD

之前毕业设计写过的用在FPGA上的BH1750温湿度传感器verilog驱动代码，亲测可用，有什么问题欢迎留言。module BH1750_drive(inputclk,//输入时钟=50Minput rst,//输入复位信号，低电平有效output scl,//输出I2C时钟管脚inout sda,//I2C数据管脚output dvi,//BH1750DVI上电配置管脚output[15:0

在verilog中，好的设计是用符号常量代替固定文本，这使得代码清晰并有助于以后的维护和修改；在verilog中，可以用关键词localparam声明常数，例如声明数据总线的位宽和范围：localparam DATA_WIDTH = 8;DATA_RANGE = 2**DATA_WIDTH;或定义符号端口名称：UART_PORT = 4'b0001;LCD_PORT =...

六 Robei使用Ctrl+Z 撤销 Ctrl+Y 恢复撤销parameter A = 1；宏定义 `define 新建.h文件并将其include例化在Verilog中，底层模块的接口不仅可以与顶层模块的端口相连，还可以与顶层模块中的变量、数据常量相连timescale定义仿真的时间单位和时间精度，写在module之前 如：timescale 1ns/1ps 时间单位1ns，时间精度1psdelete删除框图编辑器中可以删除端口、连线、子模块、波形七 UA

我记得我看过一本书叫verilog HDL那些事，作者文笔轻松，文风有趣，不像那些传统的大牛文风严谨，看着就想睡觉，我在网上看了大牛关于蓝牙协议架构的博客、文章，因为协议本身就是一个枯燥乏味的东西，大部分内容需要的是记忆，所以感觉看着脑袋都大了，所以我萌发了一种，用轻快简单的文风刨析蓝牙协议架构的想法，可能写的会很糟糕，但是我觉得就算只有自己看着开心也是足够的；什么是BLE 记得我还是小白的时候BT、BLE傻傻稳步清楚，有大牛就说了BLE就是低功耗蓝牙、BT就是经典蓝牙，就算他这么说我...

文章目录一、什么是FPGA1. 电路基本知识2. 可编程逻辑器件PLD3. 什么是FPGA二、什么是HDL（硬件描述语言）1. 数字系统设计流程2. 什么是HDL一、什么是FPGA1. 电路基本知识模拟电路工作在模拟信号下的电子电路。模拟信号是在时间和数量上的变化都是连续的信号。数字电路工作在数字信号下的电子电路。数字信号是在时间和数量上的变化都是“离散”的信号。最基本的单位是 “门电路”2. 可编程逻辑器件PLD早期生产的数字集成电路（比如单片机）的逻辑功能都是固

`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2020/07/18 16:29:06// Design Name: // Module Name: MIPS// Project Name: // Target Devices: // Tool V

1、概述 `define：作用 -> 常用于定义常量可以跨模块、跨文件; 范围 ->整个工程; parameter： 作用 -> 常用于模块间参数传递; 范围 ->本module内有效的定义; loca...

写在前面QAQ，折腾FPGA好几天，才想起来，有个Flag还没做——点灯，于是就折腾了下。原理啥的就不说了，直接贴代码和结果。Verilog`timescale 1ns / 1psmodule light_led(RST_N, //复位信号，低电平CLK, //时钟信号LED //LED信号);input RST_N;input CLK;output LED;reg [31:0] Counter;reg LED;//脉冲计数器always @(posedge CLK

来自1：https://www.cnblogs.com/LNAmp/p/3295441.html第一次接触Latch是在大二学习数电的时候，那时候Latch被翻译成锁存器，当时还纠结着锁存器和寄存器的区别（要是当时我知道他俩的英文名叫latch和register我还纠结个P）。扯远了，话不多说，该说说latch与verilog的联系。 还是照惯例，首先必须放上关于lat...

Vivado程序固化初玩FPGA开发板，会遇到这种情况，事先写好的程序编译成功后，下载到板子里，随着掉电之后，程序也就随之消失，再次上电，又要重新编译下载程序。所以学会固化程序十分重要！目的简介：将FPGA的配置文件（固化用的配置文件是二进制文件，仅bin文件）烧写到板载Flash中，实现上电自启动，完成程序固化过程步骤：1）在Vivado软件里找到Settings设置选项，进入，点击Bitstream选项，将 bin_file 勾上，点击 OK2）点击 Generate Bitstream