，包括控制器和phy物理层，采用台积电7nm工艺制造，运行频率达4400mhz，美光也献上了自己的ddr5内存颗粒。
jedec组织目前正在制定ddr5内存的标准规范，预计今年夏天完成，所以目前进行的还都是一些基础性研究，ddr5内存条到底长什么样子还得等等。
cadence ddr5内存控制器和物理层的数据率为4400mt/s，时序cl42，搭配美光8gb ddr5内存颗粒原型，电压仅为1.1v(ddr4 1.2v)，波动范围±0.033v。
有了这些基础，soc芯片厂商就可以开始设计并集成ddr5内存子系统，为未来铺路。
正如ddr4内存频率从2133mhz一路走到3200mhz(jedec标准)，4400mhz对于ddr5来说也只是起步，预计最终可以达到6400mhz左右。
除了频率，ddr5内存更看重的其实是大容量，允许加入内部ecc来制造16gb、32gb颗粒，单条容量也会大大提升。
ddr5内存仍将沿用288个针脚的布局，但具体设计肯定会和ddr4有所区别，并且有两个独立的32位io通道，整体架构也会大有不同。
ddr5的其他改进还会有：更好的通道利用率、整合电压调节器、高端模组支持电源管理，等等。
cadence预计第一套ddr5内存系统会在2019年面世，然后迅速普及，2022年就能达到25％左右的渗透率。
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