Zynq-7000 SoC内的互联结构_CPU

Zynq-7000 SoC内的互联结构

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互联结构实现 Zynq-7000 SOC内PS内各个模块的连接, 以及PS和PL的连接.

基于AXI高性能数据通路的PS互联
在PS内用于连接各个模块主要包含 OCM互联单元和中央互联单元
- OCM 互联
  - central Interconnect和PL的访问，提供256KB SRAM的OCM访问
  - CPU和ACP接口，通过SCU访问OCM时，有最低的延迟
- 中央互联
  - 中央互联为64位宽度，通过其可以将IO端口和DMA控制器连接到DDR存储器控制器和OCM，此外，可以连接到用于互联PL逻辑的AXI_GP接口。
  - 用于连接以太网、USB和SD\ SDIO控制器内的本地DMA单元
  - 用于将PS内的主设备和IO端口连接在一起
PS-PL接口
PS到PL接口提供了可用于PL内定制外设的所有可用信号。
此接口连接 PL定制的外设（IP核）与PS内的 Cortex-A9双核处理器及相关资源

PS和PL的两类接口：
- 功能接口
  包括AXI互联，用于大多数I\O外设、中断、DMA流控制、时钟以及调试接口的扩展MIO （EMIO）。这些信号可用于连接PL设计的IP模块。
  PL AXI接口基于AX13接口规范。典型的包括AXI-GP,AXI-HP,AXI-ACP接口，每个接口由多个AXI通道构成。
  - AXI-ACP接口，PL内一个64位高速缓存一致性主端口
  - AXI-HP， PL内4个高性能 / 带宽主设备端口，
    - 支持32位 / 64位数据宽度的主设备接口
    - 在32位从接口配置模式下，高效调整数据宽度以及扩展到64位数据宽度，用于非对齐的32为数据传输
      - 通过AxCACHE[1], 动态实现32位和64位接口之间的宽度的转换
      - 用于读写命令的分开的R\W可编程能力。
      - 在PS和PL之间，提供异步时钟穿越所有AXI接口能力。
      - 对于读写操作，提供1KB （128*64位）容量的数据FIFO，消除长延迟传输
      - 可选择使用来自PL端的QoS信号
      - 对命令FIFO和数据FIFO的填充计数值可用于PL内定制的外设
      - 支持标准的AXI3.0接口
      - 在14~70个命令（根据猝发长度）范围内，从接口可以接受更多的读操作
      - 在 8 ~ 32个命令（根据猝发长度）范围内，从接口可以接受更多的写操作
  - AXI_GP 提供四个通用端口
    - 包含两个32位主接口和两个32位从接口
    - 在PS-PL之间，异步时钟域可以穿越所有AXI接口
    - 支持标准的AXI3.0接口
配置信号
包含处理器配置访问端口（Processor Configuration Access Port, PCAP)、配置状、单个事件翻转（Signal Event Upset，SEU）和Program / Done /Init （编程\完成\初始化）。在PL配置块内的信号连接到固定的信号，用于PS的控制